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詳解半導體5納米制程技術及成本挑戰
訊
半導體業自28納米進步到22/20納米，受193i光刻機所限，必須采取兩次圖形暴光技術。再進1步發展至16/14納 米時，大多采取finFET技術。如今finFET技術也1代1代升級，加上193i的光學技術延伸，采取SADP、SAQP等，所以未來到10納米乃至 7納米時，基本上可使用一樣的裝備，仿佛己無懸念，只是芯片的制造本錢會迅速增加。但是到5納米時肯定是個坎，由于如果EUV不能準備好，就要被迫采取 5次圖形暴光技術，這已引發業界的關注。
而對更*5納米生產線來講，至今業界還沒有關于它的投資估計。但是根據16/14 納米的經驗，以每1000硅片需要1.5億至1.6億美元計，推測未來的5納米制程，由于可能要用到EUV光刻，每臺裝備需約1億美元，因此它的投資肯定 會大大超過之前。所以未來建設1條芯片生產線需要100億美元是*有可能的。
生產線的量產是個系統工程，需要材料、裝備、晶體管由于實驗時的震動容易產生松動現象結構、EDA工具等與之配套，對半導體業是個更大的挑戰。
新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等1系列問題，將致使未來半導體業將面臨許多的困難。
在近期的會議上，Intel發布的1份報告引發了業界關注，并進1步推動業界開始思考未來*工藝制程的發展方向。
Intel公司提出的下1代晶體管結構是納米線FET，這是1種晶體管的1面讓柵包圍的finFET。Intel的納米線FET有時被稱為環柵FET，并己被國際工藝線路圖ITRS定義為可實現5納米的工藝技術。
如果Intel不是走在前列，也就不可能提供其5納米進展的訊息。該報告仿佛傳遞出1個信號，5納米可能有希望實現，或已在其工藝線路圖中采取了新的晶體管結構。
在5納米的競爭中，臺積電也不甘落后，其共同履行長Mark Liu近期也表示，己經開始對5納米的研發，并有望在7納米以后兩年推出。其他*制程制造商也都在關注5納米。
不用懷疑，芯片制造商只看到采取如今的finFET技術有可能延伸至7納米，至于5納米尚不清楚，或有可能終其實不能實現。實際上，在5納米時，的確有許多技術上的挑戰，致使本錢之高，讓人們沒法預計。
但是如果假定5納米出現在某個時刻，那末產業界將面臨眾多的困難。利用材料公司*圖形技術部副總裁Mehdi Vaez-ravani認為，這其中每項都是挑戰，有物理和靈敏度的要求，也有新材料方面的需求，其中晶體管的結構必須改變。
如果產業真的邁向5納米，將面臨甚么樣的挑戰?美國半導體工程為了推動進步，從眾多挑戰中匯總了以下幾個方面。
Lam Research產品部技術官泮陽認為，在通向5納米時，功能與本錢是沒法躲避的大挑戰，所愿為中國聚氨酯保溫材料事業的新局面以要引入新的技術與材料。
晶體管結構
在finFET或納米線FET之間選擇誰會成功還為時尚早，業界正試圖尋求更多的解決方案。
首先芯片制造商必須要做1些困難的決定，其中之1就是必須選擇在5納米時晶體管的結構，如今有兩種可供選擇，finFET或納米線FET。
格 羅方德*器件架構總監及院士Srinivasa Banna認為，對5納米，finFET是1種選擇。明顯其從產業角度希望盡量延伸finFET技術。盡人皆知，產業界為了finFET的生態鏈己經 投了許多錢，因此從投資回報率角度上，希望finFET技術能用得更久。
但是縮小finFET技術至5納米是個挑戰，由于在5納米finFET時，預計鰭的寬度是5納米，而實際上這類結構己經到達理論極限。
Banna說，這也是芯片制造商正在開發納米線FET的緣由。納米線有很好的靜電優勢，但是也帶來許多問題，如納米線的器件寬度及器件能有多大的驅動電流，這些業界都在摸索當中。
3星*邏輯實驗室副總裁Rodder認為，直到今天，對5納米來講，在finFET或納米線FET之間選擇誰會是成功者還為時尚早，由于業界正試圖尋求更多的解決方案。
掩膜制造
掩膜的類型將由光刻工藝是采取光學光刻還是EUV來決定。掩膜的寫入時間是大的挑戰。
在芯片制造工藝流程中，掩膜制造是首步工藝之1。過去是光刻技術來決定掩膜的型式及規格。而到5納米時，掩膜的類型將由光刻工藝是采取光學光刻還是EUV來決定。
做 5納米的光學掩膜是使人懼怕的，一樣EUV的掩膜也10分困難。D2S履行官Aki Fujimura認為，EUV掩膜在很多方面與193i掩膜不1樣。由于它有很大的改變，對每一個產品的特性或功能，在供應鏈中會產生很大影響，其中包 括光刻膠、掩膜及中間掩膜，也觸及制造裝備，如采取電子束寫入裝備和軟件。
雖然EUV掩膜在有些方面已獲得進展，但是還遠遠不夠，其中空白掩膜的檢查是個難點。至今EUV掩膜及中間掩膜的相干問題仍有待解決。
在5納米時，掩膜的寫入時間是大的挑戰。由于今天的單電子束寫入裝備在做復雜圖形時的出貨不夠快，費時太久。
目前有兩個公司在致力于解決掩膜寫入問題，1個是IMS/JEOL duo，另外一個是Nuflare，它們正采取新型的多束電子束寫入技術，目標都是為了縮短寫入時間，有望在2016年發貨。
從己經出爐的報告來看，由于技術緣由，裝備的研發用了比預期長很多的時間。D2S的Fujimura說，任何突破性的創新技術從研發到成功，再到達量產水平，都是如此。
圖形
真實的關鍵層才需要采取EUV，未來combined混合模式光刻是趨勢。
掩膜完成以后，將在生產線中使用。掩膜放在光刻機中，然后通過掩膜的投影光線把圖形留在硅片的光刻膠上面。
理論上看，EUV的光刻工藝相對簡單，可以節省本錢。但是即使EUV在7納米或5納米時準備好，從芯片制造商角度尚離不開屢次圖形暴光技術。由于真實的關鍵層才需要采取EUV，所以未來combined混合模式光刻是趨勢。
在5納米時，圖形的構成是很大的挑戰。為此芯片制造商希望EUV光刻能在7納米或5納米時準備好。但是目前EUV光刻機還沒有真正到達量產水平，其光源功率、光刻膠和掩膜的供應鏈還沒有完善。
如果EUV光刻在7納米或5納米時不能到達量產要求，芯片制造商會面臨窘境。雖然193i光刻有可能延伸至7納米及以下，但是芯片制造本錢的上升可能讓人沒法接受。
在5納米時，采取EUV肯定比193i方法便宜，但是由于EUV光刻供應鏈大的改變，必須在全部工藝制造中新建供應鏈，其代價也高得驚人，只有極少數公司能承受。
Mentor Graphics經理David Abercrombie認為，在5納米時，芯片制造商可能會采取不調和的混合策略，EUV的到來其實不表示屢次圖形暴光技術的結束。在5納米時，即使EUV 己準備好，也非常有可能根據線寬的不同要求采取混用模式，即分別有193i單次及屢次圖形暴光，單次EUV及EUV也很有可能要采取屢次圖形暴光技術。
這 1切都由不同的工藝尺寸來決定，對那些簡單、大尺寸的光刻層會采取193i單次圖形暴光。相信最少兩次圖形暴光193i 2LE比單次EUV光刻要省錢，在3次圖形暴光技術193i 3LE中對有些層非常可能會更省錢，自對準的兩次圖形暴光也比單次EUV光刻便宜。只有到4LE 或5LE時，EUV才有優勢。所以對應于不同尺寸的光刻層要采取相應的方法，EUV光刻有可能作為自對準的4次圖形暴光技術的替換品。
當EUV延伸至7納米以下時，作為1種提高光刻機放大倍率的方法，需要大數值孔徑的鏡頭，為此ASML已開發了1種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持8倍放大，而在其他模式下也有4倍，因此NA要達0.5至0.6。
由此帶來的問題是EUV光刻機的吞吐量矛盾，它的暴光硅片僅為全場尺寸的1半，與今天EUV光刻性能進行全場尺寸的暴光不1樣。
Mentor 的Aberc誰就可以在有色金屬新材料的研發與加工行業中淘到金子rombie說，問題擺在眼前，假定EUV錯失5納米機會，或技術終失敗，要如何完成5納米?業界只能綜合采取更嚴格的設計規則及更復雜 的屢次圖形暴光技術。非常多是5次圖形暴光技術5LE、把屢次圖形暴光技術的線寬再次分半的自對準的4次圖形光刻技術，因此工藝當中會有更 多的圖形需要采取屢次圖形暴光技術，無疑將致使本錢及工藝循環周期的增加。
晶體管材料
到5納米時，需要1個更有潛力的晶體管，包括能使電子或空穴遷移率更快的新溝道材料等。
另外一個因素是晶體管的構成。目前芯片制造商在16nm/14nm包括10nm時都采取finFET結構，但是也到了轉折階段。
納米線FET的晶體管結構的許多工藝步驟與finFET1樣。在納米線FET中，納米線從源穿過柵層1直到漏。開初的納米線FET可能由3個堆疊線組成。
Lam的泮認為，到5納米時，需要1個更有潛力的晶體管，包括能使電子或空穴遷移率更快的新溝道材料等。為了下降器件的功耗及提高它的頻率而采取的新技術，必須能減少接觸電阻及寄生電容。
以 Intel提出的納米線FET為例。在實驗室中，他們實驗了相比硅材料更優的多種不同的溝道材料。如為了增大驅動電流，采取鍺的溝道材料，用在NMOS及 PMOS晶體管中都是不錯的。一樣為了減少電容及下降功耗，可以把鍺材料用在PMOS中，和把III-V族材料用在NMOS中。
互連
每一個工藝節點上的問題都在不斷升級，業界正在開發不同的材料來解決互連問題。
互連的問題是甚么?利用材料公司的策略計劃部總監Micheal Chudzik說，III-V族、富鍺及純鍺都有禁帶寬度的問題，如漏電流變大。鍺與III-V族材料在柵堆結構中有可靠性問題，至今未解決。
晶體管制成后，下面是后道工藝，引線互連是器件所必須的。由于采取通孔技術，器件的引線之間非常靠近，會由于電阻電容的RC振蕩而致使芯片的延遲。
每一個工藝節點上的問題都在不斷升級，業界正在開發不同的材料來解決互連問題，但是當在7納米及以下時，目前還沒有更好的解決辦法。
IMEC工藝技術和邏輯器件研發部副總裁Aaron Thean說，未來大的改變是在后道工藝中也需要采取屢次圖形暴光技術，因爾后道的本錢將像火箭1樣上升。這表明，在推動下1代工藝節點時，本錢變成每一個人必須面對的問題。
除非在后道工藝中有大的突破，否則在5納米時問題將愈來愈復雜。愈來愈多的層級需要采取屢次圖形暴光技術，本來認為相對簡單的后道工藝也很難應對。
工藝控制
產業界開始采取多朿電子束檢查裝備，但是此項技術可能到2020年時也準備不好。
芯 片制造工藝流程中有許多工藝檢查點，未來會不會是挑戰?光學檢驗在生產線中還是主力軍，但是在20納米及以下時，缺點檢測開始有困難。使用電子束技術能檢 測微小缺點，但是受目前的技術限制，速度太慢。為了解決這些問題，產業界開始采取多朿電子束檢查裝備，但是此項技術可能到2020年時也準備不好。
那末7納米與5納米的解決方案在哪里?Vaez-Iravani說，實際上未來生產線中光學與電子束兩種檢查裝備都必須準備好。
工 藝檢測也是需要面對的問題。在1條生產線中檢測點有許許多多，也不可能由1種裝備全部解決，芯片制造商必須使用多種不同的檢測裝備。KLA-Te第1檔：按前面板“檔位”鍵ncor 圖形市場部副總裁Ady Levy說，當IC設計由1個工藝節點向下1個邁進時，計量檢測裝備一樣面臨挑戰。不論是光學或是電子束裝備，都必須斟酌它的信號與噪聲比、丈量精度、使 用是不是方便，和在量產中是不是有它的價值與地位。
Lam的泮說，還有挑戰在等著我們。由于表面的散射效應、高線和通孔及更大的變異等，將 推動業界采取低電阻率金屬層，同時開發工藝解決方案要求更嚴的工藝控制。采取下1代光刻EUV或延伸屢次圖形暴光技術等，和下1代器件實現經濟性的量 產，都需要有更嚴的工藝控制，以實現可接受的成品率，固然還包括面對本錢的挑戰。
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